台积电公布巨型 AI 芯片计划，以满足激增的计算需求

快速阅读: 据《技术点》最新报道，台积电正推进更大规模的晶圆级封装技术，最大可达7885平方毫米中介层，以满足高性能计算和AI需求。新技术整合电源管理和先进散热方案，虽面临基板和热管理挑战，但为未来芯片性能设新基准。

总体趋势：半导体行业正接近一个重要里程碑，台积电准备扩大其晶圆级封装技术的物理规模。在其最近的北美技术研讨会上，该公司详细介绍了新一代CoWoS（晶圆级封装）技术的计划，这将使组装比目前生产的大得多的多芯片组处理器成为可能。

当前用于数据中心和人工智能任务的高端处理器，已经依赖于多芯片设计来满足对性能和内存带宽日益增长的需求。台积电现有的CoWoS解决方案可以容纳达到2831平方毫米的中介层，是标准光罩面积的三倍多，后者受极紫外光刻技术限制，面积仅为830至858平方毫米。这项技术已经被AMD的Instinct MI300X和NVIDIA的B200 GPU等产品采用，这些产品结合了大型计算芯片组和高带宽内存堆栈。

然而，随着人工智能和高性能计算应用的复杂性不断增加，对更多硅的需求也在增加。为了解决这一问题，台积电正在开发一种新的CoWoS-L封装技术，预计最早明年推出，支持中介层面积达到4719平方毫米——大约是网孔极限的5.5倍——并需要100×100毫米的基板。这将最多可容纳12个高带宽内存堆栈，显著提升了当前的能力。台积电预计，采用这项技术生产的芯片性能将是现有顶尖设计的三倍以上，可能满足如NVIDIA Rubin GPU等未来处理器的需求。

展望未来，台积电计划推出更大规模的封装：一个安装在120×150毫米基板上的7885平方毫米中介层，比标准CD盒稍大。这相当于网孔极限的9.5倍之多，并且几乎是之前8倍网孔封装面积的两倍。这样大规模的组件能够容纳四个3D堆叠的集成芯片系统、十二个HBM4内存堆栈以及多个输入/输出裸片，为性能和集成设定了新的基准。

对于有最极端性能需求的客户，台积电还提供了其晶圆级系统（SoW-X）技术，该技术能够将整个晶圆整合到一个芯片中。虽然目前只有像Cerebras和特斯拉这样的少数公司使用晶圆级集成用于专用人工智能处理器，但台积电预计随着对超大芯片需求的增长，这种技术将被更广泛地采用。

相关故事显示，台积电将于2028年开始1.4纳米A14芯片生产，扩展3纳米家族，推出N3P和N3X工艺。此外，苹果正努力在2026年前将运往美国的iPhone生产从中国转移到印度。

与这些巨型处理器相关的工程挑战相当巨大。向大型多芯片组组件供电需要创新的解决方案，因为它们可以消耗千瓦级别的电力，远远超出传统服务器设计所能处理的范围。为了解决这个问题，台积电正在将先进的电源管理电路直接整合进芯片封装中。利用其N16鳍式场效应晶体管技术，该公司将单片电源管理集成电路和晶圆上的电感嵌入到CoWoS-L基板中，从而通过封装高效地路由电源。这种方法减少了电气电阻，提高了电源完整性，实现了动态电压调节和快速响应不断变化的工作负载。嵌入的深沟槽电容器进一步稳定了电气性能，过滤掉电压波动，确保在重载计算下可靠运行。

这些进步反映了向系统级协同优化的更大转变，其中电源传输、封装和硅设计被视为相互关联的元素，而不是单独的问题。

然而，转向越来越大的芯片封装并非没有复杂性。新基板的物理尺寸，特别是100×100毫米和120×150毫米的格式，正在推动现有模块标准（如OAM 2.0）的极限，并可能需要新的系统和主板设计方法。热管理是另一个关键挑战。随着处理器尺寸和功耗的增加，它们会产生大量的热量。硬件厂商正在研究先进的散热技术，包括直接液体冷却和浸没式冷却，以保持这些芯片的高效运行。台积电已经与合作伙伴合作开发了数据中心的浸没式冷却解决方案。这些解决方案可以在高强度工作负载下大幅降低能耗并稳定芯片温度。然而，将这些散热技术直接整合进芯片封装中仍是未来的一大难题。

台积电的努力标志着半导体行业的重大进步，为未来的高性能计算和人工智能应用奠定了坚实的基础。

(以上内容均由Ai生成)